Verilog HDL中的标识符

VerilogHDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区分大小写的。以下是标识符的几个例子：CountCOUNT//与Count...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2396 关键词：Verilog HDL中的标识符

Verilog HDL中的注释

在VerilogHDL中有两种形式的注释。/*第一种形式:可以扩展至多行*///第二种形式:在本行结束。3.3格式VerilogHDL区分大小写。也就是说大小写不同的标识符是不同的。此外，VerilogHDL是自由格式的，即结构可以跨越多行...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2535 关键词：Verilog HDL中的注释

Verilog HDL系统任务和函数

以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。函数除只能返回一个值以外与任务相同。此外，函数在0时刻执行，即不允许...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2721 关键词：Verilog HDL系统任务和函数

Verilog HDL编译指令

以`（反引号）开始的某些标识符是编译器指令。在Verilog语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整的标准编译器指令如下:*`define,`undef...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2787 关键词：Verilog HDL编译指令

Verilog HDL中reg寄存器类型

寄存器数据类型reg是最常见的数据类型。reg类型使用保留字reg加以说明，形式如下：reg[msb:lsb]reg1,reg2,...regN;msb和lsb定义了范围，并且均为常数值表达式。范围定义是可选的；如果没有定义范围，缺省值为1位寄存...

分类：其它 时间：2007-04-29 阅读：2724 关键词：Verilog HDL中reg寄存器类型

Verilog HDL的real和realtime类型

实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：realreal_reg1,real_reg2,...,real_regN;//实数时间说明：realtimerealtime_reg1,realtime_reg2,...,realti

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：7706 关键词：Verilog HDL的real和realtime类型

Verilog HDL参数描述及举例

参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：parameterparam1=const_expr1,param2=const_expr2,...,paramN=const_exprN;下面为具

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1892 关键词：Verilog HDL参数描述及举例

Verilog HDL操作数

操作数可以是以下类型中的一种：1)常数2)参数3)线网4)寄存器5)位选择6)部分选择7)存储器单元8)函数调用4.1.1常数前面的章节已讲述了如何书写常量。下面是一些实例。256,7//非定长的十进制数。4'b10_11,8'h0A//定长的...

分类：其它 时间：2007-04-29 阅读：1741 关键词：Verilog HDL操作数10101101B1011B1010010100

Verilog HDL操作符集

VerilogHDL中的操作符可以分为下述类型：1)算术操作符2)关系操作符3)相等操作符4)逻辑操作符5)按位操作符6)归约操作符7)移位操作符8)条件操作符9)连接和复制操作符下表显示了所有操作符的优先级和名称。操作符从最高...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：4323 关键词：Verilog HDL操作符集

Verilog HDL算术操作结果的长度

算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长度决定。考虑如下实例：reg[0:3]Arc,Bar,Crt;reg[0:5]Frx;...Arc=Bar+Crt;Frx=Bar+Crt;第一个加的结果长度

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1294 关键词：Verilog HDL算术操作结果的长度

Verilog HDL无符号数和有符号数

执行算术操作和赋值时，注意哪些操作数为无符号数、哪些操作数为有符号数非常重要。无符号数存储在：*线网*一般寄存器*基数格式表示形式的整数有符号数存储在：*整数寄存器*十进制形式的整数下面是一些赋值语句的实...

分类：其它 时间：2007-04-29 阅读：3733 关键词：Verilog HDL无符号数和有符号数

Verilog HDL关系操作符

关系操作符有：*>（大于）*=（不小于）*45结果为假（0），而：52<8'hxFF结果为x。如果操作数长度不同，长度较短的操作数在最重要的位方向（左方）添0补齐。例如：'b1000>='b01110等价于：'b01000>

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1108 关键词：Verilog HDL关系操作符

Verilog HDL相等关系操作符

相等关系操作符有:*==（逻辑相等）*!=（逻辑不等）*===（全等）*!==（非全等）如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z严格按位比较。也就是说，不进行解释，并且结果一定可知。而在逻辑比...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1729 关键词：Verilog HDL相等关系操作符

Verilog HDL逻辑操作符

逻辑操作符有:*&&(逻辑与)*(逻辑或)*！(逻辑非)这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如,假定:Crd='b0;//0为假Dgs='b1;//1为真那么:Crd&&Dgs结果为0(假)Cr

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1787 关键词：Verilog HDL逻辑操作符

Verilog HDL归约操作符

归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有:*&(归约与)如果存在位值为0,那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1。*~&(归约与非)与归约操作符&相反。*(归约...

分类：其它 时间：2007-04-29 阅读：5500 关键词：Verilog HDL归约操作符

Verilog HDL移位操作符

移位操作符有:*>(右移)移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空闲位添0补位。如果右侧操作数的值为x或z,移位操作的结果为x。假定:reg[0：7]Qreg；...Qreg=4'b0111;那么:Qreg>&

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：3886 关键词：Verilog HDL移位操作符

Verilog HDL连接和复制操作

连接操作是将小表达式合并形成大表达式的操作。形式如下:{expr1,expr2,...，exprN}实例如下所示:wire[7:0]Dbus;wire[11:0]Abus;assignDbus[7:4]={Dbus[0],Dbus[1],Dbus[

分类：其它 时间：2007-04-29 阅读：3711 关键词：Verilog HDL连接和复制操作B1011

Verilog HDL表达式种类

常量表达式是在编译时就计算出常数值的表达式。通常，常量表达式可由下列要素构成:1)表示常量文字,如'b10和326。2)参数名，如RED的参数表明:parameterRED=4'b1110；标量表达式是计算结果为1位的表达式。如果希望产生...

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1388 关键词：Verilog HDL表达式种类

Verilog HDL中的内置基本门

VerilogHDL中提供下列内置基本门：1)多输入门：and,nand,or,nor,xor,xnor2)多输出门：buf,not3)三态门：bufif0,bufif1,notif0,notif14)上拉、下拉电阻：pullup,pulldown

分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1765 关键词：Verilog HDL中的内置基本门

Verilog HDL的多输入门

内置的多输入门如下:andnandnororxorxnor这些逻辑门只有单个输出，1个或多个输入。多输入门实例语句的语法如下:multiple_input_gate_type[instance_name](OutputA,Input1,Input2

分类：其它 时间：2007-04-29 阅读：2092 关键词：Verilog HDL的多输入门