AD9883A是专为个人电脑和工作站的RGB图像信号采集而设计的接口芯片，广泛应用于各类高清CRT、平板电视、微显背投和投影仪等系统。 AD9883A特性 AD9883A内部包含具有300MHz输入带宽的8位140MSPS ADC、PLL和可编...
分类：其它 时间：2007-04-29 阅读：1605 关键词：揭秘HDTV的“内芯”世界-分量模拟接口AD9883AAD9883AKST-110AD9883AP15V330
VerilogHDL有下列四种基本的值：1)0：逻辑0或“假”2)1：逻辑1或“真”3)x：未知4)z：高阻注意这四种值的解释都内置于语言中。如一个为z的值总是意味着高阻抗，一个为0的值通常是指逻辑0。在门的输入或一个表达式中...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1358 关键词：Verilog HDL值集合
整型数可以按如下两种方式书写：1)简单的十进制数格式2)基数格式1.简单的十进制格式这种形式的整数定义为带有一个可选的“+”（一元）或“－”（一元）操作符的数字序列。下面是这种简易十进制形式整数的例子。32十...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2433 关键词：Verilog HDL整型数10000VALUE10001B001
实数可以用下列两种形式定义：1)十进制计数法；例如2.05.67811572.120.12.//非法：小数点两侧必须有1位数字2)科学计数法；这种形式的实数举例如下：23_5.1e2其值为23510.0;忽略下划线3.6E2360.0(e与E相同)
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2583 关键词：Verilog HDL中的实数形式
字符串是双引号内的字符序列。字符串不能分成多行书写。例如:"INTERNALERROR""REACHED－>HERE"用8位ASCII值表示的字符可看作是无符号整数。因此字符串是8位ASCII值的序列。为存储字符串“INTERNALERROR
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：4438 关键词：Verilog HDL字符串表示
线网数据类型包含下述不同种类的线网子类型。*wire*tri*wor*trior*wand*triand*trireg*tri1*tri0*supply0*supply1简单的线网类型说明语法为：net_kind[msb:lsb]net1,net2
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：2043 关键词：Verilog HDL线网类型
用于连接单元的连线是最常见的线网类型。连线与三态线(tri)网语法和语义一致；三态线可以用于描述多个驱动源驱动同一根线的线网类型；并且没有其他特殊的意义。wireReset;wire[3:2]Cla,Pla,Sla;tri[MSB－1:LSB+1]
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：8875 关键词：Verilog HDL的wire和tri线网WIRERESET
线或指如果某个驱动源为1，那么线网的值也为1。线或和三态线或(trior)在语法和功能上是一致的。wor[MSB:LSB]Art;trior[MAX－1:MIN－1]Rdx,Sdx,Bdx;如果多个驱动源驱动这类网，网的有效值由下表决定。wor(或
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：3067 关键词：Verilog HDL中wor和trior线网
在VerilogHDL中，有可能不必声明某种线网类型。在这样的情况下，缺省线网类型为1位线网。可以使用`default_nettype编译器指令改变这一隐式线网说明方式。使用方法如下：`default_nettypenet_kind例如，带有下列编
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1297 关键词：Verilog HDL中未说明的线网
在定义向量线网时可选用关键词scalared或vectored。如果一个线网定义时使用了关键词vectored,那么就不允许位选择和部分选择该线网。换句话说，必须对线网整体赋值（位选择和部分选择在下一章中讲解）。例如:wirevect...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：3746 关键词：Verilog HDL中向量和标量线网
有5种不同的寄存器类型。*reg*integer*time*real*realtime1.reg寄存器类型寄存器数据类型reg是最常见的数据类型。reg类型使用保留字reg加以说明，形式如下：reg[msb:lsb]reg1,reg2,...reg
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：5745 关键词：Verilog HDL寄存器类型表示10011100110111101000B1010010100111100111010
VerilogHDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1812 关键词：Verilog HDL简介
下面列出的是Verilog硬件描述语言的主要能力：*基本逻辑门，例如and、or和nand等都内置在语言中。*用户定义原语（UDP）创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。*开关级基本结构模...
分类：其它 时间：2007-04-29 阅读：1275 关键词：Verilog HDL主要能力
模块是Verilog的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述;设计的数据流行为使用连续赋值语句进行描述;时序行...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1271 关键词：HDL模块指南
VerilogHDL模型中的所有时延都根据时间单位定义。下面是带时延的连续赋值语句实例。assign#2Sum=A^B;#2指2个时间单位。使用编译指令将时间单位与物理时间相关联。这样的编译器指令需在模块描述前定义，如下所示:`tim...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1475 关键词：Verilog HDL的时延
用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。连续赋值语句的语法为:assign[delay]LHS_net=RHS_expression;右边表达式使用的操作数无论何时发生...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1914 关键词：Verilog HDL数据流描述方式
设计的行为功能使用下述过程语句结构描述：1)initial语句：此语句只执行一次。2)always语句：此语句总是循环执行,或者说此语句重复执行。只有寄存器类型数据能够在这两种语句中被赋值。寄存器类型数据在被赋新值前保...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：3003 关键词：Verilog HDL行为描述方式
在VerilogHDL中可使用如下方式描述结构:1)内置门原语(在门级)；2)开关级原语(在晶体管级)；3)用户定义的原语(在门级)；4)模块实例(创建层次结构)。通过使用线网来相互连接。下面的结构描述形式使用内置门原语描述的...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1942 关键词：Verilog HDL结构化描述形式
在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例化语句、连续赋值语句以及always语句和initial语句的混合。它们之间可以相互包含。来自always语句和initial语句（切记...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1510 关键词：Verilog HDL混合设计描述方式
VerilogHDL不仅提供描述设计的能力，而且提供对激励、控制、存储响应和设计验证的建模能力。激励和控制可用初始化语句产生。验证运行过程中的响应可以作为“变化时保存”或作为选通的数据存储。最后，设计验证可以通...
分类：EDA/PLD/PLC 时间：2007-04-29 阅读：1615 关键词：Verilog HDL设计模拟
