抖动衰减性能和线路接口电路

出处：维库电子市场网发布于：2023-09-05 16:43:37 | 297 次阅读

本节介绍 CS61575 和 CS61574A 的抖动衰减器电路。这为更详细地讨论两种IC的性能差异提供了基础。

图 1 显示了衰减器电路。抖动衰减器减少恢复时钟信号中的抖动。它由 FIFO、、一组晶体负载和控制逻辑组成。恢复的时钟和数据被输入到 FIFO，恢复的时钟控制 FIFO 的写指针。晶体控制 FIFO 的读指针，该指针从 FIFO 中读取数据。通过改变 IC 提供给晶体的负载电容，振荡频率可以精细调整到恢复信号的平均频率。逻辑决定了读写指针之间的相位关系，并决定如何调整的负载电容。因此，抖动衰减器的作用相当于一阶锁相环。信号抖动被 FIFO 吸收。

抖动衰减器中的 FIFO 设计为既不会溢出也不会下溢。如果抖动幅度变得非常大，则读写指针可能会非常接近。如果它们试图交叉，振荡器的四分频电路会通过执行除以 3.5 或除以 4.5 进行调整，以防止 FIFO 上溢或下溢。这是对输出时钟的粗调。在此活动期间，数据永远不会丢失，但会出现抖动增益。

衰减器设计的性能影响
如图 2 所示，CS61575、CS61574A 和 CS61574 都可以承受 AT&T 62411 定义的输入抖动。（请注意，所有其他最新标准都要求最大容差为 10 个 UI）。然而，当输入幅度超过 23 UI 时，CS61575 继续提供连续抖动传递函数。如图 2 所示，当超过 23 个 UI 输入到 CS61574A、CS61574 或类似设备（例如 LXT300）时，除以 3.5 或 4.5 机制会产生抖动增益。